Analog Alan Etkili Transitörlü Yükselteçler 209 ALAN ETK İL İ TRANS İSTÖRLÜ YÜKSELTEÇLER 9.1 JFET’L İ YÜKSELTEÇLER JFET'in en önemli uygulama alanlarından biri yükselteç (amplifikatör) devreleridir. Di ğer taraftan son yıllarda sayısal devrelerde de çok sık kullanılmaya ba şlanılmı ştır. JFET'li amplifikatörlerin analizi ve tasarımı e şde ğer devreler yardımı ile yapılır. Devre analizinde kullanılan iki tip e şde ğer devre modeli vardır. Bunlar; Lineer veya küçük sinyal e şde ğer devresi, büyük sinyal veya lineer olmayan devrelerdir. Elemanın maksimum çalı şma frekanslarının altında çalı şması alçak frekans devre modeline uygundur. Alçak frekans devre modelleri genellikle frekansa ba ğlı olmayan devre elemanlarından olu şur. Yüksek frekanslarda ise elemanın frekansla ilgili etkilerini gösterebilmek için, devreye kapasitans ve endüktanslar eklenebilir. Bu tip devre modellerine de yüksek frekans e şde ğer devre modeli denir. Alçak Frekans-Büyük Sinyal İçin JFET Devre Modeli Alçak frekans-büyük sinyal için tasarlanılan devre modeline e şde ğer devre ismi de verilmektedir. JFET karakteristikleri, bipolar transistör karakteristiklerine biraz benzerlik göstermesine kar şın, bu karakteristikler arasında üç önemli fark vardır. Birinci fark, JFET'in kontrol parametresi akımdan ziyade gerilim esasına ba ğlı olu şudur. İkinci fark, JFET'te giri ş gerilimi sıfır iken çıkı ş akımının akmasıdır. Üçüncü fark ise; JFET karakteristik e ğimlerinin belli bir e ğime sahip olduklarıdır. Normal çalı şma şartları altında JFET'te geytden sörs'e do ğru sinyal akımı hiç akmaz. Bu nedenle, geyt-sörs direnci kullanılan elemana ba ğlı olarak mega ohm'lar mertebesindedir. VGS'nin ID akımı üzerindeki etkisi ise trandüktans e şitli ği; V I = gm GS DS ? ? ile gösterilmi şti. VGS gerilimindeki de ği şimler nedeni ile ID'de meydana gelen de ği şimler, dreyn-sörs devresinde gerilime Ba ğımlı akım kayna ğı sembolü (gm.VGS) ile şekil-9.1’de verilen e şde ğer devrede gösterilmi ştir. Devrede VDS gerilimi artarken ID akımı da belli bir e ğimle yükselir. VDS gerilimi ile ID akımı arasındaki bu etkile şim e şde ğer devrede dreyn-sörs arasına konulan rd iç direnci ile gösterilebilir. rd’ nin de ğeri JFET ve MOSFET için 10K ? ile 100K ? arasındadır. E şde ğer devrenin çıkı şında görülen r direnci, dreyn uç (terminal) direncidir. B ÖLÜM 9 210 r g V D r r d V DS gmVG S I DSS D 1 D 2 D 3 I D D G S + - Şekil-11.1 N Kanallı JFET'in Sembolü ve piecewise-lineer modeli (E şde ğeri) E şde ğer devrede giri şi temsil eden geyt-sörs arası ise PN biti şimli diyoda benzer. Diyodun ileri yön ofset gerilimini VD kayna ğı, omik direncini ise rg direnci temsil eder. Geyt sörs'e göre negatif oldu ğundan çok az bir geyt akımı akar. VGS gerilimi çok büyük negatif de ğer alsa bile, D2 diyodu çıkı ş devresinden akması beklenen ters yönlü akımın akı şını önler. E şde ğer devre yardımı ile daha iyi anla şılan bu özellik, JFET'in daraltma olayındaki güvenirli ğini açıklamaya yeterlidir. Çıkı ş devresi daha basitle ştirilerek incelenebilir. Bu amaçla şekil-9.2.a’da verilen e şde ğer devre ve karakteristik üzerinde duralım. ID akımı I DSS akımından daha küçük oldu ğunda, D3 diyodu ileri yönde polarmalanır. Akım kayna ğı uçlarında gerilim dü şümüne izin vermez Uygulanan VDS gerilimi, e ğrinin e ğimini belirleyen r dreyn direnci uçlarında dü şer. Uç gerilimi, IDSSxr de ğerine eşit veya bu de ğerden fazla oldu ğunda, r direncinden geçen ID akımı I DSS'ye e şit duruma gelir. Böylece D3 diyodu ters yönde polarmalanır. Bundan dolayı e ğri a şa ğıdan sıfır e ğimli kısma bükülürken, ID akımı da şekil-9.2.b'de görüldü ğü gibi IDSS de ğerine eri şir. Şayet rd de ğerli bir direnç akım kayna ğına paralel ba ğlanırsa, bükülme noktasında e ğrinin de ğeri Re ş e şitli ği ile bulunabilir. Burada; Re ş=E şde ğer direnç=r+rd D 3 I DSS r I D + V DS I D V DS I DSS V=I DSS . r Şekil-9.2.a ve b JFET Çıkı ş Devresinin basit e şde ğeri ve V-I karakteristi ği Bu takdirde meydana gelen sıfır e ğimli kısım yerine, ID akımı I DSS de ğerine eri şti ğinde e ğrinin e ğimi; d r r + 1 ANALOG ELEKTRON İK- I Kaplan 211 e şitli ği ile bulunabilecektir. Sabit akım kayna ğı I DSS'ye akım kayna ğı gm*VGS'nin eklenmesi bütün e ğrilerin üretilmesini sa ğlar. Bunun için şekil-9.1 deki e şde ğer devre modeli JFET karakteristiklerinin üretebilece ği uygun bir devre modelidir. Ters polarmalandırılan diyod yüksek bir empedans gösterece ğinden giri ş devresi ço ğunlukla açık devre şeklinde dü şünülebilir. Bu özellik MOSFET için her zaman do ğrudur. Devrenin çalı şması s ırasında ve geyt-sörs arası ters polarmalı olan JFET'e de bu özellik uygulanabilir. Örnek: 9.1 R D 4K ? V S V 0 + V DD =+20V V S t 0 -1 -4 Şekil-9.3 JFET’li yükselteç devresi Çözüm E şde ğer devre modelinden yararlanarak şekil-9.4’de görülen e şde ğer devreyi çizebiliriz. Devre giri şinde VS=0 iken, D3 diyodundan geçen akım 6mA'lik IDSS akımından daha azdır. Çünkü dreyn yük direnci bu akımı 6mA'den daha küçük bir de ğerde sınırlar. Böylece D3 diyodu ileri yönde polarmalanır. r g V D r r d gmVG S I DSS D 1 D 2 D 3 I D D G S + - 40K ? 500 ? R D 4K ? Şekil-9.4 JFET’li yükselteç devresinin e şde ğeri Bu durum şekil-9.5.a’da basitle ştirilmi ş e şde ğer devrede gösterilmi ştir. Bu giri ş geriliminde JFET doyumdadır ve VGS=0 için dreyn akımı; mA K V R r V I D DD D 44 . 4 ? 4 ? 500 20 = + = + = Çıkı ş gerilimi VDS; V K mA V R I V V D D DD DS 22 . 2 ) ? 4 44 . 4 ( 20 ) ( = · - = · - = Şekil-9.3’de verilen JFET’li yükselteç devresinde; IDSS=6mA, gm=2mho, V0=0.6 volt r=500 ohm ve rd=40K ohm oldu ğuna göre yükseltecin çıkı ş dalga şeklini bulunuz. ANALOG ELEKTRON İK- I Kaplan 212 V K mA V R I V V D D DD DS 22 . 2 ) ? 4 44 . 4 ( 20 ) ( = · - = · - = olur. Şekil-9.5.b’deki e şde ğer devre VGS=-1 volt durumundaki karakteristik e ğriyi göstermektedir. Bu durumda iki akım kayna ğı tarafından üretilen net akım, mA V mA V gm I I GS DSS 4 ) 1 ( 2 6 ) ( = - · + = · + = olur. D3 diyodu ters yönde polarmalanır ve açık devre özelli ği gösterir. Devrede geriye 4mA’lik akım üreten iki kayna ğı ile bunlara paralel ba ğlı 40K ?’luk direnç kalır. Akım kayna ğı gerilim kayna ğına dönü ştürülürse Thevenin e şde ğer gerilimi; V K mA V TH 160 ? 40 4 = · = de ğerinde gerilim kayna ğı ve buna seri ba ğlı 40K ?’luk e şde ğer devre haline gelir. Buna göre dreyn akımı; r R D 4K ? V DD 20V a) V GS =0V için çıkı şın e şde ğeri Rd+r R D 4K ? V DD 20V b) V GS =-1V için çıkı şın e şde ğeri 40.5K ? D D V TH 160V Şekil-9.5 a)VGS=0v, b)VGS=-1V durumu için Çıkı ş Devresinin E şde ğeri mA K K V R rd r V V I D DD TH D 045 . 4 ? 4 ? 500 ? 40 20 160 = + + + = + + + = olur. Çıkı ş gerilimi ise; V K mA V R I V V D D DD DS 8 . 3 ) ? 4 045 . 4 ( 20 ) ( = · - = · - = de ğerini alır. Giri ş sinyali VS=-4 v de ğerine geldi ğinde, iki akım kayna ğının üretti ği net akım, mA V mA V gm I GS DSS 2 ) 4 2 ( 6 ) ( - = · - = · + olur. Bu durumda, D2 diyodu, ters yönde polarmalanır ve dreyn devresinden ters yönde akım akmasına izin vermez. JFET kesime gitti ğinden çıkı ş sinyali 20v'luk bir de ğere ula şır. Yine, VS giri ş sinyali 0v'a do ğru de ği şti ğinde çıkı ş da 2.22V'a iner ve olaylar aynı biçimde devam eder. Şekil-9.6’da yükselteç giri ş ve çıkı ş i şaretleri verilmi ştir. V S t 0 -1 -4 V 0 0 2.2 3.8 20 Şekil-9.6 JFET'li Katın Giri ş ve Çıkı ş Sinyallerinin Dalga şekilleri ANALOG ELEKTRON İK- I Kaplan 213 Alçak Frekans-Küçük Sinyal JFET Modeli Alçak frekans-küçük sinyal için tasarlanmı ş, tek besleme kayna ğına sahip bir JFET'li yükselteç ve e şde ğer devresi şekil-9.7.a'da verilmi ştir. Küçük sinyal modelini kullanabilmek için, gm ve rds de ğerlerinin verilmesi veya bu de ğerlerin karakteristik e ğrilerden bulunması gerekir. E ğriler kullanılırsa, bu de ğerler sükunetteki çalı şma noktasına yakın ID, VDS, VGS miktarına göre tespit edilir. Daha sonra trandüktans; | V ? I = gm sabit = V GS D DS ? ve dreyn-sörs arası (dreyn iç ve çıkı ş) direnci; | I V = rds Sabit = V DS DS GS ? ? e şitliklerinden bulunur. Küçük sinyal e şde ğer devresi dc seviyeleri içine almaz. Bu nedenle VGG, VDD gibi bütün dc kaynaklar kısa devre edilir. JFET'lerde dc ve ac hesapların birbirlerine olan etkisini gösterebilmek için şekil-9.7.a'da görülen yükselteç ile karakteristiklerinin kullanıldı ğını, VGG=-1V, RD=2K ?, ve VDD=20V oldu ğunu kabul edelim. R D V 0 + +V DD V S V GG rds gmV GS V GS V S R D S V 0 D Transistör E şde ğeri Şekil-9.7.a ve b. JFET'li Yükseltecin Gerçek ve e şde ğer Devresi (self Polarma Devresi) DC çalı şma şartları, daha önce açıklandı ğı gibi, dreyn karakteristikleri üzerine yük çizgisi çizilerek ve sükunet noktası i şaretlenerek belirlenir. Önceki bölümde karakteristiklerde; VGSQ=-1v durumu için, VDSQ=9v ve IDQ=5.5mA de ğerleri bulunmu ştu. Bu noktadaki transdüktansın gm=3.5 mmho ve dreyn iç direncinin rds=10K ? olabilece ği hesaplanır. Şekil-9.7.b’deki küçük sinyal e şde ğer devresinden giri ş gerilimi; VS=VGS çıkı ş gerilimi ise; R + rds R rds ] V [-gm = R + rds R rds ] V [-gm = V D D S D D GS 0 · · · · · · yazılabilir. Bu durumda gerilim kazancı; ANALOG ELEKTRON İK- I Kaplan 214 R + rds R rds gm = V V = A D D S V · · - 0 olur. Gerekli hesaplamalar yapılırsa; 4 . 6 ? 2 ? 20 ? 2 ? 20 .5 3 - 0 = · · K + K K K = V V = A S V olaca ğı bulunur. E ğer giri ş gerilimi Vi=0.5 Coswt ise çıkı ş bu durumda çıkı ş sinyali; t ? t ? = V A = V S V cos 2 . 3 ) cos 5 . 0 ( 4 . 6 0 - = · - · dir. Bu durumda giri şteki AC ve DC sinyallerin toplamı giri şte; VGS=VGG+VS VGS=-1+0.5 coswt ve çıkı ş sinyali ise; VDS=VDSQ+V0=9-3.2 coswt olur. Burada bir e şde ğer devrenin kullanılması ile ortaya çıkan sonuçların grafiksel analizle oldukça iyi uyu ştu ğu görülebilir. E şde ğer devrenin kullanımı konusunda bir sorun oldu ğunda, grafik metotla ilgili kata çok kolay biçimde uygulanabilir. E şde ğer devre çözümünde analitik metod kullanmanın bir çok üstünlü ğü vardır. Analitik metotla dizayn, DC seviyeler kritik de ğilse V-I karakteristikleri kullanılmadan da yapılabilir. Tipik gm, rds ve VP de ğerleri, pek çok tasarımda devrenin yeterli do ğrulukta uygulanabilmesine imkan sa ğlarlar. Ayrıca çok katlı tasarımlarda analitik metodular sayesinde hızlı bir şekilde yapılabilir. Di ğer bir üstünlük, self polarma direnci baypaslanmadı ğı zaman görülebilmektedir. Halbuki, aynı devre için grafiksel metot kullanarak gerilim kazancını hesaplamak çok zordur. Bundan dolayı, self polarma direnci baypaslanmadı ğı zaman gerilim kazancını bulmak için analitik bir ifade geli ştirece ğiz. Şekil-9.8'de bu duruma uygun bir yükselteç görülmektedir. Bu yükselteç devresinin alçak frekans küçük sinyal e şde ğeri ise şekil-9.9.a’da verilmi ştir. Bu devrede, gm.VGS akım kayna ğı ve rds dreyn iç direncinin theve'nin e şde ğer devresi şekil-9.9.b’de görülmektedir. R D V 0 + +V DD V S R S Şekil-9.8 RS direnci baypaslanmı ş JFET'li Yükselteç ANALOG ELEKTRON İK- I Kaplan 215 rds gmV GS V GS R D S V 0 D R S rds V GS R D V 0 D R S V S + - G Şekil-9.9.a ve b Rs direnci baypaslanmı ş JFET'li yükseltecin e şde ğer devreleri Theve'nin e şde ğer devresinde çıkı ş gerilimi; rds gm.V R + rds + R R = V GS S D D 0 · - veya; rds gm = · µ V µ R + rds + R R - = V GS S D D 0 dir. Burada; µ=gm.rds e şitli ğinin kar şılı ğıdır. Yine, bu devrede geyt-sörs arası gerilim, giri ş sinyaline e şit de ğildir. Geyt-sörs gerilimi; GS S D S GS V µ R rds R V V + + - R = s yazılabilir. VGS için çözüm yapılırsa; S D S D S GS R µ rds R R rds R V V · + + + 1) + ( + = e şitli ği elde edilir. VGS'nin bu de ğeri V0 e şitli ğinde yerine konursa, çıkı ş gerilimi; S D S D S D S D S D S D GS 1)R + µ ( + rds + R V µ R - = R + rds + R R 1) + µ ( rds + R R + rds + R V µ R - = V · · · · · olur. Gerilim kazancı için de; R 1) + µ ( + rds + R R µ - = V R 1) + µ ( + rds + R V . µ R = V V = A S D D S S D S D S 0 V e şitli ği bulunur. RS de ğeri sıfıra do ğru azaltılırken, (11.2) e şitli ği self polarma direnci olmayan JFET'li yükselteç için kullanılan (11.1) e şiti ği ile bulunacak de ğere yakla şır. Miktarı, yükseltme (amplifikasyon) faktörü diye isimlendirilir, | V V = µ Sabit = I GS DS D ? ? - ANALOG ELEKTRON İK- I Kaplan 216 formülü ile de ğerlendirilebilir. Miktarının de ğerlendirilmesin de çok do ğru olan di ğer bir formül de a şa ğıda verilmi ştir. µ =gm.rds Gerilim kazancı hesaplamalarında devrenin karakteristik e ğrilerinin lineer kısmında çalı ştı ğının kabul edildi ğini belirtmek gerekir. Belli bir çıkı ş sinyalinde aktif bölgenin dı şına çıkılmaz ise, küçük sinyal e şde ğer devresi için lineer kısımdan söz etmek gerekmez. Örne ğin, gerilim kazancı -12 olan bir JFET'e tepe de ğeri 2V'a sahip giri ş sinyali uygulanırsa, bu giri şin çıkı şta, tepe de ğeri 24V olacak çıkı ş sinyali yaratabilece ği önceden tahmin edilebilir. Ancak VDD=20v ise, şüphesiz bu çıkı ş elde edilemez. JFET'li yükseltecin çıkı ş empedansı birçok uygulama için önemli bir de ğerdir. şekil-11.5'deki self-polarma direnci kullanılmayan JFET'li yükseltecin çıkı ş empedansı, rds + R .rds R = rds R = R D D D D - şeklinde yazilabilir. Sörs'e ba ğlı self polarma direnci (RS) baypaslanmı ş şekil-11.6'daki JFET'li yükselteç devresi için çıkı ş empedansı; R 1) + µ ( + rds + R ] R 1) + µ ( + [rds R = R ] R 1) + µ ( + [rds R = R S D S D D S D D - ifadesiyle gösterilebilir. ANALOG ELEKTRON İK- I Kaplan