Genel Zaman Diyagramları ( Timing Diagrams ) Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.1 http://akademi.itu.edu.tr/buzluca Zaman Diyagramları (Timing Diagrams) • Sayısal devrelerin zaman içindeki davranışlarını (giriş/çıkış ilişkisini) gösteren diyagramlardır. • x ekseninde zaman, y ekseninde ise girişlerin ve çıkışların lojik değerleri (0/1 veya L/H) yer alır. Daha ayrıntılı zaman diyagramlarında y ekseninde elektriksel büyüklükler de (gerilim veya akım) yazılır. • Fiziksel elemanların elektriksel özeliklerinden dolayı ortaya çıkan bazı durumların doğruluk tablosu ile gösterilmesi mümkün değildir. Böyle durumlarda devrelerin zaman diyagramlarını incelemek gerekir. Örnek: A B C F 0 0 0 0 0 1 0 0 A B C AB F 0 1 Yandaki diyagramda devrenin sadece lojik davranışı gösterilmiş, daha sonra anlatılacak olan gecikmeler dikkate alınmamıştır. Ders Notlarının Creative Commons lisansı Feza BUZLUCA’ya aittir. Lisans: http://creativecommons.org/licenses/by-nc-nd/3.0/ Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.2 http://akademi.itu.edu.tr/buzluca Propagasyon (Yayılma) Gecikmesi (Propagation Delay) Sayısal elemanları oluşturan elektronik devrelerin fiziksel yapılarından dolayı bir sayısal elemanın (örneğin bir lojik bağlacın) girişine uygulanan işaret (lojik değer) ancak belli bir süre geçtikten sonra o elemanın çıkışında etkili olur. Giriş işaretinin elemanın içinde yol alarak çıkışı etkilemesi için geçen zaman o elamanın propagasyon (yayılma) gecikmesini belirler. Propagasyon gecikmesi lojik devrenin çalışma hızını belirler. Giriş Çıkış t PLH t PHL :H'den L'ye geçiş gecikmesi t PLH :L'den H'ye geçiş gecikmesi Giriş Çıkış Örnek: t PHLSayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.3 http://akademi.itu.edu.tr/buzluca Gecikmeler nedeniyle oluşan problemler: Kaza (Hazard) Bir giriş değerinin, farklı bir kaç yoldan çıkışı etkilemesi nedeniyle çıkışta beklenmedik değer değişiklikleri (kazalar) oluşur. Örneğin aşağıdaki devrede B girişinin değeri Z çıkışına iki farklı yoldan etki eder. A B C B' Z 1 2 Bu devrenin doğruluk tablosu incelendiğinde A=0, B=0,C=0 girişi için Z=0 olduğu görülür. Bu durumdayken B=1 olursa lojik ifadeye göre devrenin çıkışının Z=0 olarak kalması gerekir. Ancak 1. yol, 2. yola göre gecikmeler açısından daha "kısa" olduğundan Z çıkışında anlık bir değişim (kaza) oluşur. C B B' Z A 0 0 0 1 0 0 0 1 Statik - 0 Kaza Tümleme kapısının gecikmesi Z= (A+B) (B'+C) Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.4 http://akademi.itu.edu.tr/buzluca Üç tür kaza (hazard) vardır: a) Statik 0: Çıkış lojik 0'da kalması gerekirken kısa bir süre "1" olup tekrar 0'a iner. Statik 0 kaza, toplamların çarpımı şeklinde gerçeklenen devrelerde oluşur. b) Statik 1: Çıkış lojik 1'de kalması gerekirken kısa bir süre "0" olup tekrar 1'e çıkar. Statik 1 kaza, çarpımların toplamı şeklinde gerçeklenen devrelerde oluşur. b) Dinamik: Çıkış bir kez değer değiştirmesi gerekirken bir kaç defa değer değiştirir. Statik 0 Statik 1 DinamikSayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.5 http://akademi.itu.edu.tr/buzluca Kazaların önlenmesi: A B C B' Z Çarpımların toplamı şeklinde ger- çeklenen yandaki devrenin doğru- luk tablosu incelendiğinde A=1, B=1, C=1 girişi için Z=1 olduğu görülür. Bu durumdayken B=1'den 0'a inerse devrenin çıkışının Z=1 olarak kal- ması gerekir. Ancak Z çıkışında anlık bir değişim (statik 1 kaza) oluşur. 1 1 1 1 00 01 BC Z 0 1 11 10 A C B A B'deki değişim (1? 0) bir asal çarpımdan diğerine geçilmesine neden olmaktadır. Böyle geçişler gecikmelerden dolayı kazalara neden olurlar. Eğer kazalar kesinlikle önlenmek isteniyorsa devrenin maliyeti arttırılarak, aralarında geçiş olan iki çarpımın konsensüsü de tasarıma eklenir. Bir devrede kaza tehlikesi olup olmadığı Karnaugh diyagramından da anlaşılabilir. C 1 1 1 1 00 01 BC A 0 1 11 10 A B Z Z= AB + B'C Z= AB + B'C + AC Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.6 http://akademi.itu.edu.tr/buzluca ARDIŞIL DEVRELER (Sequential Circuits) • Dersin ilk bölümünde kombinezonsal (combinational) devreleri inceledik. Bu tür devrelerde çıkışın değeri o andaki girişlerin değerlerine bağlıdır. • Ardışıl (sequential) devrelerde ise çıkış değeri, hem girişlerden gelen değerlere hem de devrenin bir önceki "durumuna" bağlıdır. Durum bilgisini tutmak için bu devrelerde bellek elemanları bulunur. • Ardışıl devrelere örnek olarak bozuk parayla çalışan meşrubat makinelerindeki lojik devreler gösterilebilir. Böyle bir sayısal ardışıl devre, ürünü vermek için sadece o anda atılan parayı değil, daha önce atılmış olan parayı da dikkate almalıdır. • Ardışıl devreler iki gruba ayrılır: Senkron (eş zamanlı) ardışıl devreler: Bu devreler sadece belli zamanlarda durum değiştirebilirler. Tüm bellek elemanları ortak bir saat işareti ile eş zamanlı (senkron) olarak tetiklenirler. Asenkron ardışıl devreler: Bu tür devreler her hangi bir zamanda girişlerdeki değişime bağlı olarak durum değiştirebilirler. Bu derste günümüzde çok yaygın olarak kullanılan eş zamanlı devreler ele alınacaktır. Örneğin mikroişlemciler saatle tetiklenen eş zamanlı ardışıl devrelerdir.Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.7 http://akademi.itu.edu.tr/buzluca Sonlu Durumlu Makine (Finite State Machine- FSM) Modeli Ardışıl devreler "sonlu durumlu makine" (Finite State Machine- FSM) modeli kullanılarak tasarlanırlar. Bu modelleme yöntemi, bir çok başka sistemin tasarımında da kullanılır. • Böyle bir makine ilk çalışmaya başladığında belli bir durumda bulunur. • Gelen giriş değerine göre ve içinde bulunduğu duruma göre makine bir çıkış üretir. • Gelen giriş değerine göre ve içinde bulunduğu duruma göre yeni bir duruma geçer. Sonlu durumlu makineler, lojik devre olarak olarak gerçekleştirilirken iki kısımdan oluşturulurlar: Kombinezonal Devre Bellek Girişler (I 0 -I n-1 ) Çıkışlar (O 0 -O m-1 ) Şimdiki Durumlar (d 0 -d k-1 ) Sonraki Durumlar (d 0 + - d k-1 + ) (Senkronizasyon) Saat işareti a) Lojik işlemleri yapan kombinezonsal devre, b) Durum bilgisini tutan bellek elemanları. Bellek elemanları incelendikten sonra ardışıl devreler konusu tekrar ele alınacaktır. Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.8 http://akademi.itu.edu.tr/buzluca Veri Saklama (Bellek) Elemanları 'Flip-flop': Bir bitlik bellek elemanlarıdır. Çok girişli, bir çıkışlı lojik bir devre olarak tasarlanırlar. FF I 0 I 1 I n-1 Saat Girişi Veri Girişleri Q Çıkış Q(t + )= f( Q(t), I 0 , I 1 , …., I n-1 ) Q(t): Şimdiki değer Q(t + ): Sonraki değer Q çıkışı flip-flopun o anda içindeki ikili değeri (0,1) dışarı yansıtır. Bu değer aynı zamanda flip-flopun durum bilgisidir. Q çıkışının alacağı yeni değer Q(t + ), veri girişlerinin ve o andaki durumun Q(t) bir fonksiyonu olarak belirlenir. Saat işareti, veri girişlerindeki değerlerin ne zaman değerlendirileceğini, yani flip-flop'un ne zaman değer değiştireceğini belirten işarettir. Sadece saat işaretinin etkin olduğu anlarda flip-flop'un içeriği yukarıdaki fonksiyona göre belirlenerek değiştirilir. Saat işareti etkin değilse, veri girişleri değişse bile flip-flop bir önceki içeriğini korur.Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.9 http://akademi.itu.edu.tr/buzluca Saat (Clock) İşareti: Sayısal sistemlerdeki elemanların eş zamanlı (senkronize) çalışmasını sağlayan dikdörtgen dalga şeklinde bir işarettir. Saat işaretiyle denetlenen elemanlar (örneğin flip-flop) sadece saat işareti etkin olunca işlem yaparlar. Onun dışında eski durumların korurlar. Saat işaretinin kullanılması açısından elemanlar ikiye ayrılır. a) Düzey tetiklemeli elemanlar, b) Kenar tetiklemeli elemanlar Düzey tetiklemeli elemanlar: Saat işaretinin bir düzeyini (pozitif lojikte "1" düzeyini) etkin düzey olarak kabul ederler. Bu elemanlar saat işareti "1" düzeyindeyken işlem yaparak durumlarını ve çıkışlarını değiştirirler; saat işareti "0" düzeyindeyken eski durumlarını korurlar. Saat işaretinin "1" düzeyindeyken girişler işleme sokulduğundan, bu süre boyunca giriş değerleri sabit tutulmalıdır. Aksi durumda ardışıl elemanın çıkışının alacağı değer belirsiz olur. Bu süreye kayıt süresi denir. Saat işaretinin "0" olduğu sürede ise girişler değiştirilebilir. Bu süreye yerleşme süresi denir. Kayıt Süresi Yerleşme Süresi t H t L t PER Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.10 http://akademi.itu.edu.tr/buzluca Kenar tetiklemeli elemanlar: Saat işaretinin bir kenarını (pozitif lojikte çıkan kenar) etkin kenar olarak kabul ederler. Pozitif kenar tetiklemeli elemanlar saat işareti 0? 1 geçişi yapınca (çıkan kenar) işlem yaparak durumlarını ve çıkışlarını değiştirirler; saat işareti geçiş yapmazsa eski durumlarını korurlar. Negatif lojikte ise işlemler 1? 0 geçişinde (inen kenar) yapılır. Saat işaretinin 0? 1 geçişi yaparken girişler işleme sokulduğundan, bu kenardan belli bir süre önce ve sonra giriş değerleri sabit tutulmalıdır. Aksi durumda ardışıl elemanın çıkışının alacağı değer belirsiz olur. Kayıt Süresi Yerleşme Süresi Kurma Süresi Tutma Süresi Kurma süresi "Set-up time" Tutma süresi "Hold time" Kayıt süresi, kurma ve tutma sürelerinin toplamından oluşur. Ardışıl devrenin sağlıklı çalışması için bu süre boyunca girişlerin sabit kalması gerekir. Girişler sabit tutulmalı Girişler değişebilirSayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.11 http://akademi.itu.edu.tr/buzluca Örnek: Kenar tetiklemeli T Flip-Flopu (Toggle Flip-flop) T FF T Saat Girişi Q T flip-flopunun çıkışının (içeriği) alacağı değer Q(t + ), o andaki değer Q(t) ile girişinin (T) YA DA işlemine sokulmasıyla bulunur. Buna göre girişine T=0 uygulanırsa flip-flopun içeriği değişmez. Çünkü: 0¯ x = x Flip-flopun girişine T=1 uygulanırsa flip-flopun içeriği tümlenir. Çünkü: 1¯ x = x' Saat T Q Bellek elemanlarının ve flip-flopların ayrıntılarına geçmeden önce, bu bölümde örnek olarak bir T flip-flopu gösterilmiştir. Kenar Tetiklemeli Q(t + )= T ¯ Q(t) Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.12 http://akademi.itu.edu.tr/buzluca İki Kararlı (Bistable) Devre Bellek elemanlarını açıklamadan önce, onların çalışmasını anlamakta yardımcı olacak iki kararlı elemandan söz edilecektir. İki kararlı eleman, iki adet tümleme kapısının geri beslemeli (feedback) olarak bağlanmasıyla oluşturulan, girişi olmayan, 2 tane çıkışı olan bir sayısal devredir. Bu devre iki kararlı durumdan birinde bulunur. 1. Üstteki tümleme kapısının çıkışı V out1 (Q) = 0 ise, alttaki tümleme kapısının girişi V in2 = 0, çıkışı V out2 (Q_L) = 1 olur. Bu da zaten V in1 = 1 ve Q’nun ‘0’ olmasını gerektirdiğinden bu kararlı bir durumdur. V in1 = 1, V out1 = V in2 = 0, V out2 = 1 2. Üstteki tümleme kapısının çıkışı V out1 (Q) = 1 ise, alttaki tümleme kapısının girişi V in2 = 1, çıkışı (Q_L) ‘0’ olur. Bu da zaten V in1 = 0 ve Q’nun ‘1’ olmasını gerektirdiğinden bu da kararlı bir durumdur. V in1 = 0, V out1 = V in2 = 1, V out2 = 0 Bu elemanın iki kararlı durumu vardır. Q=0 ve Q=1 Girişi olmadığından elemanın durumunu dışarıdan denetlemek (değiştirmek) mümkün değildir. İlk gerilim verildiğinde eleman rastgele bir duruma geçer. Kararsız devre örnekleri: veyaSayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.13 http://akademi.itu.edu.tr/buzluca S-R (Set-Reset) Bilgi Saklama Elemanı İki adet TVEYA veya iki adet TVE bağlacı ile oluşturulabilen bir bitlik saklama elemanıdır. Tüm flip-floplar, bu temel saklama elemanına yapılan eklemeler ile oluşturulabilir. Q N S R Q TVEYA ile oluşturulan S-R Saklama Elemanı: S R Q Q N 1 0 1 0 S: Set (Birleme) R: Reset (Sıfırlama) Q: Çıkış (Durum) Q N : Tümleyen Çıkış (Q') 1 0 0 1 0 0 1 0 S=1, R=0'dan sonra 0 0 0 1 0 1 0 1 0 1 0 1 0 0 0 1 S=0, R=1'den sonra 0 0 0 1 1 1 0 0 Yasaklı girişler • S girişi saklama elemanına "1" yazmak için, R girişi de "0" yazmak için kullanılır. • Her iki giriş de "0" olduğunda SR elemanı bir önceki durumunu korur. • Girişlerin her ikisine birden "1" verilmez. Hatırlatma: Bir TVEYA bağlacının bir girişi "1" olduğunda çıkışı mutlaka "0" olur Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.14 http://akademi.itu.edu.tr/buzluca Q çıkışının bir sonraki değeri Q(t+1), girişlere ve saklama elemanının o anki durumuna Q(t) bağlıdır. Buna göre S-R saklama elemanının doğruluk tablosu ve lojik ifadesi aşağıdaki gibi yazılabilir. 1 F 1 F 1 00 01 SR Q(t) 0 1 11 10 Q R S Q(t+1) Q(t+1)= S + Q(t)R', SR=0 S Q QN R S Q Q R Q(t) S R Q(t+1) 0 0 0 0 0 0 1 0 0 1 0 1 0 1 1 Yasak (F ) 1 0 0 1 1 0 1 0 1 1 0 1 1 1 1 Yasak (F ) Saat işareti ile tetiklenmeyen bu elemana tutucu (latch) denir. “Flip-flop” adı saat işareti ile tetiklenen bellek elemanlarına verilir.Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.15 http://akademi.itu.edu.tr/buzluca Elemanın içindeki yayılma (propagasyon) gecikmesinden dolayı S veya R girişlerindeki değişimlerin etkisi belli bir süre geçtikten sonra çıkışta etkili olur. Bu süre boyunca girişler sabit kalmalıdır. Aksi durumda çıkışın alacağı değer belirsiz olur. t pLH(SQ) : S değiştiğinde çıkışın 0-1 değişim yapması için geçen süre. t pHL(RQ) : R değiştiğinde çıkışın 1-0 değişim yapması için geçen süre. t pW(min) : Girişlerin sabit kalması gereken en küçük süre. Çıkış belirsiz S R Q t p HL( RQ ) t pLH( SQ) t pw(min) Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.16 http://akademi.itu.edu.tr/buzluca S R C Q QN İzin Yok Ancak C=1 olunca etkili olur Belirsizlik oluşur SR=11 İzin Girişli S-R Bilgi Saklama Elemanı (Tutucu) S ve R girişlerinin sadece istenen (izin verilen) zamanlarda etkili olabilmesi için bu girişlere VE kapıları bağlanır. S: Set (Birleme) R: Reset (Sıfırlama) Q: Çıkış (Durum) Q N : Tümleyen Çıkış (Q') C: İzin girişi Q N Q S R C Ancak C=1 olduğunda ele- manın içeriği değiştirilebilir. C=0 olduğunda elemanın içeriği korunur.Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.17 http://akademi.itu.edu.tr/buzluca İzin Girişli S-R Tutucu (Sadece TVE kapıları ile Tasarım) Q N S R Q C Yansı 6.16’da, TVEYA ve VE kapıları kullanılarak gerçeklenmiş olan izin girişli S-R tutucu sadece TVE bağlaçları kullanılarak yandaki şekilde gerçeklenebilir. S R Q Q C Tutucunu girişine yasaklı değerler (SR=11) uygulanırsa Q ve Q' çıkışlarının ikisi de 1 olur. Bu durumdayken izin kaldırılırsa tutucunun değeri belirsiz olur. C S R Q(t+1) 0 X X Q(t) 1 1 0 1 1 0 1 0 1 0 0 Q(t) 1 1 1 Yasak S R C Q QN İzin Yok Ancak C=1 olunca etkili olur SR=11 Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.18 http://akademi.itu.edu.tr/buzluca Buraya kadar tanıtılan S-R saklama elemanının bir saat işareti ile tetiklenmesi söz konusu değildir. İzin girişi etkin olduğu sürece bu elemanın içeriği değiştirilebilir. Bu tip elemanlara tutucu (latch) denir. Saat işareti ile tetiklenen saklama elemanlarına ise flip-flop denir. Tutucu (Latch), Flip-flop Farkı: TVE Bağlaçlı S'-R' Tutucu (Latch) S-R veri saklama elemanları TVEYA kapıları yerine TVE kapıları kullanılarak da tasarlanabilir. Bu elemanlar S'-R' tutucu olarak adlandırılır. Q N S' R' Q S': Set (Birleme) Tümleyeni R': Reset (Sıfırlama) Tümleyeni Q: Çıkış (Durum) Q N : Tümleyen Çıkış (Q') Hatırlatma: Bir TVE bağlacının bir girişi "0" olduğunda çıkışı mutlaka "1" olur S' R' Q Q N 0 1 1 0 1 1 1 0 S'=0, R'=1'den sonra 1 0 0 1 1 1 0 1 S'=1, R'=0'dan sonra 0 0 1 1 Yasaklı girişler 0 1 1 1 1 0 1 0 1 0 0 1 1 1 0 1 6.17'deki elemandan farklıdır.Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.19 http://akademi.itu.edu.tr/buzluca S-R tutucunun yapısına bazı eklemeler yaparak değişik fonksiyonlara sahip başka tipte tutucular elde edilebilir. S-R tutucunun S ve R girişleri bir tümleme kapısı ile birleştirilirse D tipi tutucu elde edilir. D tipi Tutucu (Delay Latch) C D C=1 olduğu sürece D'den gelen değer tutucuya yazılır. C=0 olduğu sürece tutucu bir önceki değerini korur. C D Q(t + ) Q N (t + ) 1 0 0 1 1 1 1 0 0 X Q(t) Q N (t) D C Q Q D C Q Q N S R Q SR Tutucu C Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.20 http://akademi.itu.edu.tr/buzluca D Q Q CLK Q D CLK D Q C D Q Q C QM QN Tutucular izin girişleri etkin olduğu sürece veri girişlerindeki değerlere göre içeriklerini değiştirirler. Flip-floplar ise ancak bir saat işareti etkin olduğunda veri girişlerindeki değerlerden etkilenirler. Pozitif (çıkan) kenar tetiklemeli D tipi Flip-flop CLK 0 1 D 0 1 Q 0 x önceki Q 1 0 1 x QN önceki Qönceki QN önceki QN D CLK QM Q QN D Tipi tutucu Kenar TetiklemeliSayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.21 http://akademi.itu.edu.tr/buzluca Pozitif kenar tetiklemeli D tipi flip-flopunun zamanlama özelikleri D CLK Q t pLH(CQ) t pHL(CQ) t setup t hold t pLH(CQ) : Etkin kenardan sonra çıkışın 0-1 geçişi yapması için geçen süre. t pHL(CQ) : Etkin kenardan sonra çıkışın 1-0 geçişi yapması için geçen süre. t setup : Etkin kenardan önce girişin sabit kalması gereken süre. t hold : Etkin kenardan sonra girişin sabit kalması gereken süre. Kurma süresine (setup time) uyulmadığı için çıkış belirsizdir. Çıkış tekrar belirli bir değer ( örnekte 1) alır. Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.22 http://akademi.itu.edu.tr/buzluca Negatif (inen) kenar tetiklemeli D tipi Flip-flopu Saat işaretinin inen kenarlarında D girişindeki veri flip-flopa yazılır. Q D CLK_L D Q C D Q Q C QN D Q Q CLK D Tipi tutucu CLK_L 0 1 D 0 1 Q 0 x Q 1 0 1 x Q QN QN QN eski eski eski eski Flip-floparda, özellikle başlangıç değeri yazabilmek için saat işaretinden bağımsız olarak (asenkron) çalışan girişler de bulunabilir. Flip-flopa 1 yazmak için PR (Preset), 0 yazmak için CLR (Clear) girişi kullanılır. Asenkron girişler, saat işareti etkin olmasa da flip-flopu etkilerler. CLR PR Q Q D CLK İnen kenar tetiklemeliSayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.23 http://akademi.itu.edu.tr/buzluca Kenar tetiklemeli ve izin girişli D tipi Flip-flopu Flip-floplarda da izin girişi (enable) bulunabilir. Flip-flopun içeriğinin değiştirilebilmesi için izin girişi etkin olmalıdır. Aksi durumda flip-flopun içeriği korunur. CL K 1 0 1 Q 0 x Q 1 0 1 x Q QN QN QN 1 x x x 0 Q QN 0 D 1 E N eski eski eski eski eski eski D Q Q CLK EN Q D CLK D Q Q QN EN CLK Q D CLK D Q Q QN EN CLK 0 1 2:1 MUX s = Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.24 http://akademi.itu.edu.tr/buzluca 5.24 Ana/Uydu (Master/Slave) tipi SR Flip-flopu Ana/uydu tipi flip-floplar darbe tetiklemeli (pulse-triggered) türden elemanlardır. Bu tip flip-flopun içeriği (çıkışı) sadece saat işaretinin inen kenarında değişir. Ancak flip-flopun alacağı değer saat işaretinin 1 olduğu süre boyunca belirlenir. C 0 R Q Q QN QN 0 S x 0 öncekiQ QN x 1 0 1 0 0 1 0 1 1 tanımsız 1 tanımsız önceki önceki önceki R S C Q M Q M_L Q QN Gözardı C=0 C=1 olunca etkili C=1 olunca etkili Q QN S C R S Q Q R C S Q Q R C Q M Q M_L S Q Q R C Ana UyduSayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.25 http://akademi.itu.edu.tr/buzluca J JK Tutucu SR flip-floplarındaki yasaklı giriş (S=1,R=1) problemi JK tipi saklama elemanları ile çözülmüştür. Bu elemanlar SR elemanları gibi çalışır. J girişi birleme, K girişi ise sıfırlama işlemi yapar. J=1, K=1 girişi uygulanması durumunda elemanın içeriği tümlenmiş olur. K Q(t+1)=J•Q(t)' + K'•Q(t) C K Q QN J x 0 Q QN x eski eski 0 Q QN 0 eski eski 1 1 0 1 0 1 0 1 0 1 1 1 QN Q 1 eski eski 1 C S Q Q R C Q Q N J Q Q K C Sayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.26 http://akademi.itu.edu.tr/buzluca Kenar Tetiklemeli JK Flip-flopu Kenar tetiklemeli bir D flip-flopu ve lojik bağlaçlar kullanılarak kenar tetiklemeli bir JK flip-flopu tasarlanabilir. Bu flip-flopta JK girişleri sadece saat işaretinin etkin geçişlerinde (kenarlarında) değerlendirilir. CLK 0 K Q Q QN QN 0 J x 1 Q QN x x 0 Q eski Q N x 1 0 1 0 0 1 0 1 1 QN Q 1 eski eski eski eski eski eski eski Q(t+1)=J•Q(t)' + K'•Q(t) J Q Q K CLK L C Q QN J K K D Q Q CLKSayısal Devreler (Lojik Devreleri) ©2000-2011 Yrd.Doç.Dr. Feza BUZLUCA 6.27 http://akademi.itu.edu.tr/buzluca Kenar tetiklemeli T Flip-Flopu (Toggle Flip-flop) T FF T Saat Girişi Q Q(t+1)= T ¯ Q(t) T flip-flopunun çıkışının (içeriği) bir saat darbesi sonra alacağı değer Q(t+1), şimdiki değer Q(t) ile girişinin (T) YA DA işlemine sokulmasıyla bulunur. Buna göre girişine T=0 uygulanırsa flip-flopun içeriği değişmez. Çünkü: 0¯ x = x Flip-flopun girişine T=1 uygulanırsa flip-flopun içeriği tümlenir. Çünkü: 1¯ x = x' Saat T Q